Instytut Mikroelektroniki Chińskiej Akademii Nauk (IMECAS) zakończył wczesną integrację procesu wytwarzania tranzystorów GAA z ułożonymi warstwowo nanoarkuszami, wykorzystując wyłącznie litografię DUV, czyli technologię starszej generacji niż niedostępne dla Chin maszyny EUV. Działające tranzystory osiągnęły stosunek prądu włączenia do wyłączenia na poziomie 9,7×10⁵ i 7,6×10⁵, ale instytut nie ujawnił ich wymiarów, więc nie da się ustalić, czy odpowiadają procesom klasy 3 nm z TSMC, Samsunga czy Intela.
- Instytut Mikroelektroniki Chińskiej Akademii Nauk (IMECAS) zademonstrował działające tranzystory GAA z warstwowymi nanoarkuszami zbudowane wyłącznie przy użyciu litografii DUV, osiągając stosunek prądu włączenia do wyłączenia na poziomie 9,7×10⁵ i 7,6×10⁵.
- IMECAS nie ujawnił wymiarów ani gęstości tranzystorów, przez co – jak wskazuje analiza Tom's Hardware – nie można ustalić, czy odpowiadają one procesom klasy 3 nm stosowanym przez TSMC, Samsunga czy Intela.
- Dla porównania, najbardziej zaawansowany chiński proces DUV – SMIC N+3, w którym powstaje Huawei Kirin 9030 – osiąga gęstość logiki ok. 114 mln tranzystorów na mm², co według SemiAnalysis jest o 38% mniej niż biblioteka HD procesu Intel 18A, a TechInsights ocenia go jako „znacznie mniej przeskalowany niż branżowe procesy 5 nm TSMC i Samsunga".
Informację przekazał Ye Tianchun podczas konferencji IC World w Pekinie. Tajwański serwis Digitimes opisał jego wystąpienie w czwartek, a South China Morning Post podał tę wiadomość dalej, publikując tekst 19 września 2026 r.
Chcesz czytać więcej treści związanych z AI?
Dodaj AIPORT.pl do preferowanych źródeł Google
IMECAS pokazał działające tranzystory GAA, a nie gotowy proces 3 nm
IMECAS zademonstrował eksperymentalną ścieżkę budowy tranzystorów, a nie technologię produkcji chipów. Instytut opracował eksperymentalny przepływ procesowy dla tranzystorów GAA z warstwowymi nanoarkuszami, oparty na immersyjnej litografii DUV, i pokazał działające urządzenia. Docelowo rozwiązanie ma służyć chińskim producentom chipów bez dostępu do skanerów EUV w technologiach klasy 3 nm i mniejszych.
GAA (gate-all-around) to architektura, w której bramka tranzystora otacza kanał ze wszystkich stron. W starszych tranzystorach FinFET bramka obejmuje kanał z trzech stron, a pełne otoczenie w GAA pozwala lepiej ograniczać upływ prądu i zużycie energii. Samsung produkuje już masowo chipy 3 nm w architekturze GAA, a TSMC przechodzi na nią w węźle 2 nm.
Ye Tianchun, główny inżynier chińskiego Narodowego Projektu Specjalnego 02, nazwał wynik instytutu w wersji przytoczonej przez Digitimes:
„nową, wczesną ścieżką procesową dla tranzystorów MOS na potrzeby chińskiej produkcji zaawansowanej poniżej 3 nm” / „new early-stage MOS transistor process path for China’s sub-3-nm advanced manufacturing”
Tranzystory przekroczyły próg 5×10⁵, ale to mówi niewiele o gęstości
Jedyne liczby, jakie IMECAS podał publicznie, dotyczą stosunku prądu w stanie włączenia do prądu w stanie wyłączenia (Ion/Ioff). Zmierzone wartości 9,7×10⁵ i 7,6×10⁵ przekraczają próg 5×10⁵, co oznacza, że bramka skutecznie steruje warstwowymi nanoarkuszami. Tranzystor poprawnie się więc włącza i wyłącza.
Na tym kończy się to, co wiadomo. Według analizy Tom’s Hardware instytut nie ujawnił parametrów, które pozwoliłyby porównać jego tranzystory z procesami klasy 3 nm Intela, Samsung Foundry i TSMC, w tym:
- podziałki bramek (gate pitch),
- podziałki metalizacji (metal pitch),
- wymiarów nanoarkuszy,
- gęstości tranzystorów,
- gęstości pamięci SRAM.
Autor analizy, Anton Shilov, zaznacza, że opracowany przepływ nie jest nawet zdefiniowanym procesem do wytwarzania chipów badawczych, a tym bardziej kompletną technologią produkcji klasy 3 nm. Wynik należy więc traktować jako potwierdzenie, że proces GAA na DUV działa, a nie jako dowód, że Chiny mają proces 3 nm bez EUV.
Wypełnij formularz, a my skontaktujemy się z Tobą, aby upewnić się czego potrzebujesz.
Chiny szukają drogi obok maszyn ASML
Prace IMECAS są odpowiedzią na sankcje, które odcięły Chiny od najnowocześniejszego sprzętu litograficznego. Obecne przepisy eksportowe zabraniają holenderskiemu ASML sprzedaży maszyn EUV chińskim klientom. Różnica między technologiami jest fizyczna: skanery EUV pracują na fali o długości 13,5 nm, a najbardziej zaawansowane immersyjne skanery DUV na fali 193 nm.
IMECAS rozwija technologie potrzebne do przejścia na GAA od 2020 r., koncentrując się na węzłach poniżej 3 nm. Ye Tianchun wskazał też na innowacje architektoniczne, wspólną optymalizację projektu i technologii (DTCO), optymalizację na poziomie całego systemu (STCO) oraz wyciskanie większej wartości z dojrzałych procesów produkcyjnych.
Chińskie firmy już pokazały, gdzie leżą granice DUV w praktyce. Najbliższym punktem odniesienia jest proces N+3 firmy SMIC, w którym powstaje procesor Huawei Kirin 9030:
- N+3 osiąga gęstość logiki zbliżoną do TSMC N6, ale wymaga znacznie bardziej agresywnego wielokrotnego naświetlania DUV, przez co ustępuje mu dojrzałością procesu i kosztami,
- po normalizacji gęstość N+3 wynosi ok. 114 mln tranzystorów na mm², o 38 proc. mniej niż biblioteka HD procesu Intel 18A (dane SemiAnalysis),
- TechInsights ocenia, że proces będzie mierzył się z poważnymi problemami z uzyskiem produkcyjnym, głównie przez mocno pomniejszoną podziałkę metalizacji.
Rajesh Krishnamurthy, analityk TechInsights, podsumował pozycję SMIC wprost:
„N+3 pozostaje znacznie mniej przeskalowany niż branżowe procesy 5 nm TSMC i Samsunga” / „N+3 remains substantially less scaled than industry 5nm processes from TSMC and Samsung”
Czytam nagłówki o „chińskich chipach 3 nm bez EUV” i widzę w nich więcej ambicji niż danych. IMECAS pokazał dwie liczby Ion/Ioff i nic poza tym. Bez podziałki bramek i gęstości tranzystorów nie wiemy nawet, czy te urządzenia są fizycznie bliżej 3 nm, czy 7 nm.
Jednocześnie nie bagatelizowałbym tego wyniku. Chiny nie próbują dogonić TSMC w wyścigu na ten sam sprzęt, tylko budują równoległą gałąź rozwoju: architekturę GAA, trójwymiarowe układanie tranzystorów i optymalizację na poziomie systemu. SMIC już udowodnił, że z DUV da się wycisnąć więcej, niż zakładali autorzy sankcji, choć płaci za to uzyskiem i kosztami.
Dla branży AI to pytanie o przyszłą podaż akceleratorów. Jeśli ta ścieżka kiedyś dojdzie do produkcji, będzie droższa i wolniejsza od EUV. Otwarte zostaje, czy dla państwa, które chce mieć własne chipy za wszelką cenę, ta różnica w ogóle ma znaczenie.
Piotr Wolniewicz, Redaktor Naczelny AIPORT.pl
Za każdą polską firmą AI stoi konkretny człowiek z imieniem i nazwiskiem, często ten sam w kilku miejscach naraz, i to właśnie ludzie, nie tabelki finansowania, są prawdziwym bohaterem tego artykułu.
Od działającego tranzystora do fabryki dzielą Chiny lata
Nawet pełne ujawnienie parametrów nie zmieni podstawowego faktu: laboratoryjny tranzystor to dopiero pierwszy etap. Według Tom’s Hardware produkcja komercyjna wymaga zgrania litografii z osadzaniem warstw, trawieniem, czyszczeniem, metrologią, kontrolą procesu, materiałami i wieloma innymi etapami, a IMECAS takiego przepływu produkcyjnego nie pokazał.
Chińskie media technologiczne oceniają sprawę podobnie. Serwis opublikowany w Tencent News zwraca uwagę, że określenie „z myślą o procesach poniżej 3 nm” nie oznacza zdolności do masowej produkcji takich chipów, a od stabilnej produkcji wciąż dzieli długi łańcuch problemów z uzyskiem, sprzętem i walidacją.
Co wiadomo, a czego nie:
| Kwestia | Stan wiedzy |
|---|---|
| Działające tranzystory GAA na DUV | Potwierdzone przez IMECAS |
| Ion/Ioff | 9,7×10⁵ i 7,6×10⁵ |
| Wymiary i gęstość tranzystorów | Nieujawnione |
| Chip testowy lub badawczy | Brak |
| Proces produkcyjny | Brak |
| Harmonogram wdrożenia | Nieznany |
Źródła i metodologia
Artykuł powstał na podstawie analizy redakcji AIPORT.pl oraz dodatkowych źródeł, w tym relacji South China Morning Post z dnia 19.09.2026 opartej na wystąpieniu Ye Tianchuna na konferencji IC World w Pekinie, opisanym pierwotnie przez Digitimes 17.09.2026, analizy Tom’s Hardware z 21.09.2026 oraz danych TechInsights i SemiAnalysis dotyczących procesu SMIC N+3. Chińska Akademia Nauk nie opublikowała osobnego komunikatu z danymi technicznymi, do którego redakcja mogła dotrzeć.
Cytat Ye Tianchuna pochodzi z anglojęzycznej wersji przytoczonej przez Digitimes i South China Morning Post. Cytat Rajesha Krishnamurthy’ego, analityka TechInsights, został zweryfikowany z anglojęzycznym materiałem źródłowym.
Komentarz redakcyjny i ocena kontekstu branżowego: Piotr Wolniewicz, Redaktor Naczelny AIPORT.pl.
Artykuł będzie aktualizowany w miarę pojawiania się nowych informacji o chińskich pracach nad tranzystorami GAA i produkcji chipów bez litografii EUV.
